• JTAG
  Joint Test Action Group
• XSR
  Xilinx Synthesis Technology
• RTL
  Register Transfer Level

Projekt anlegen

• Family: Spartan3E
• Device: XC3S500E
• Package: FG320
• Speed: -4
• Preferred Language: VHDL

• UCF
  User Constraint File
• NGC
  Native Generic Circuit: Netlist = Kombination aus … (bei anderen Herstellern getrennt) (Technology Viewer: LUTs, carry logic, I/O buffers)
  • EDIF: logical design
  • NCF: constraints
• NGD
  Natice Generic Datatbase: Xilinx primitives
• NCD
  Native Circuit Description: FPGA components (FPGA Editor)
• NGR (RTL Editor: Adders, multipliers, counters, AND gates, and OR gates)
• SDF
  Standard Delay Format: Delays bei post-map (Komponenten) und post-route (Komponenten + Leitungen) simulationen

= Verbesserungsprozess

• synthesis (= logic synthesis)
  • VHDL ⇒ NGC (Netlist)
  • HDL Parsing: Syntax check
  • HDL Synthesis: Komponenten identifizieren (RAM, Arithmetic, …), Finite State Machine (FSM) identifizieren
  • Low Level Optimization: Constraints beachten, Komponenten Identifizieren (RAM, Arithmetic, …)
• implementation
  • Translate
    • NGC (Netlist) + Constraints ⇒ NGD (Xilinx primitives)
  • Map
    • NGD (Xilinx primitives) ⇒ NCD (FPGA components)
  • Place and route
    • NCD ⇒ NCD
• device configuration
  • NCD ⇒ Bitstream

Libs haben unterschiedliche Komponenten

• UNISIM: implementation & functional simulation
• SIMPRIM: timing simulation (kann nicht impementiert werden)

Phasen

• RTL simulation
• functional simulation
  • Behavioral simulation
• timing simulation
  • post-translate simulation (unterschied zu Behavioral simulation bei RSFF im Forbidden state: keine oszilation)
  • post-map simulation
  • post-rote simulation

Größter delay zwischen zwei FFs

Wie viele kommen pro Zeit druch

* Lösungsschritte

1. loop unrolling
2. Pipelining (Mehr Register auf Kritischen Pfad)
   • Register ausbalancieren (FFs gleichmäsig verteilen)

• Latzen bleibt gleich

Zeit die ein Datum benötigt um komplett bearbeitet zu werden.

• Lösung
  • Parallelisierung
  • Logical short cuts
  • Pipelines entferenen (also deren FFs, loop unrolling bleibt)

CPU Tackt

• Pipelining (Mehr Register auf Kritischen Pfad)
• Parallelisierung
• Register ausbalancieren

• Kein unrolling
• controll-based logic reuse
  • controll logic mit
    • Multiplexer
    • state machines
  • controll logic sollte kleiner sein als der gewinn
• resource sharing
  • Komponenten näher an die wurzel bringen um sie (teilweise) von verschieden kompenenten nutze zu können
• Hard macros verwenden

1. Analysis
   • Syntax
   • Semantik
   • unit ⇒ library
2. Elaboration
   • Hierarchie/Baum aufbauen
   • components auflösen/instanziieren
   • component ⇒ Baum aus process & signal
3. Execution
   1. initialization phase
      1. signal = default value
      2. process.start()
   2. Ende
      • Alle Prozesse wait
      • Keine Signaländerungen
      • Timeout, gesetzt von user

• functional simulatuion (synthesized)
• timing simulation (implemented)

• top level module for simulation
• Leere entity (da signale selbst erzeugt werden)
• Nicht synthesierbar

library ieee;
use ieee.std_logic_1164.all;
 
entity testbench is
end testbench;
 
architecture tests of testbench is
    component testee
        port(...);
    end component;
 
    signal clk : std_logic;
begin
    instance1: testee
        port map(...);
 
    <stimuli>
end tests;

• Prozess des testbench

clkGen : process
begin
    clk <= '1';
    wait for 10 ns;
    clk <= '0';
    wait for 10 ns;
end process;

• Nötig für Implementation
• Semikolon am Ende
• std_logic_vector sw(0) → sw<0>

• INST (instance): design components, macro cells, modules
• NET: signals und ports von entities
• PIN