Hardware
Speichertechnologien
Fuse
Antifuse
EPROM
EEPROM
Flash
SRAM
Geschichte der Logik Bausteine
FPGA
Komponenten
Slices werden von links untern nach rechts oben, beginnend bei 0, durchnummeriert.
SLICEL (Linke Seite von CLB)
(Slice Memory)
Logic
Distributed RAM
Shift Register
SLICEL (Rechte Seite von CLB)
(Slice Logic)
Optimale Werte (Xilinx's choose)
LUT Inputs 4-6 (4) ⇒ $n^2$ Inputkombinationen
LUT/FFs pro CLB 3-10 (8 = 4 Slices * 2 LUT/FFs)
LUT mit n inputs, kann $n^{2^2} = n^{2*2} = n^4$ Funktionen
LUTs kombinierbare und teilbar
Leitungen
| Direction | Paralel | Länge | Alle |
Long Line | Bidirectional | 24 | voll | 6 |
Hex Line | Unidirectional | 8 | 6 | 3 |
Double Line | Unidirectional | 8 | 2 | 1 |
Direct Connections | Unidirectional | Zu den Nachbarn |
Kompromiss aus
Kurzem delay
Hoher flexibilität
Konfiguration
BRAM
In Spalten
⇒ Variable data width
⇒ Variable data depths
2 Spalten à 10 BRAMs
Verwendung
RAM
ROM
Shift Register
FIFO
Features
18Kbit
16Kbit Daten
2Kbit Parität
2 unabhängige r/w Ports
dual- single-port betrieb möglich
Keine combinatorial pathes
-
Kann mit 0 inizialisiert werden
Multiplyer
18-Bit x 18-Bit = 36-Bit
2er Kompliment
Kann FFs an den ein und Ausgängen haben
2 Spalten à 10 Multiplyer
In Spalten mit BRAMs, da meistens effizienter.
Kann barrel shifters realisieren (shift register der in einem schritt weiter rotieren kann)
Längerer Addierer:
Digital Clock Manager (DCM)